PE Notes · CA/OS
CXL
PCIe 물리층 위에 캐시 일관성을 올린 CXL을 io·cache·mem 세 프로토콜과 Type 1~3, 메모리 풀링으로 정리합니다.
카드와 메모리를 전선으로만 잇으면 주소 공간이 갈라집니다. 은 PCIe 물리층 위에 캐시 일관성을 올려, CPU·GPU·FPGA와 메모리 모듈을 한 이야기처럼 보게 하는 개방 인터커넥트입니다. 컨소시엄 표준이고, 가치는 I/O 호환과 일관성, 그리고 남는 DRAM을 풀로 빌려 주는 일입니다.
세 프로토콜, 세 상자
소켓에 올릴 DRAM은 채널과 높이 한도에 막힙니다. 거대 모델은 수 TB를 찾고, 가속기는 호스트 메모리를 캐시처럼 보고 싶어 합니다. 기존 PCIe는 장치를 연결하지만 일관성은 없습니다. CXL은 그 칸을 세 프로토콜로 나눕니다.
| 프로토콜 | 하는 일 | 누가 보나 |
|---|---|---|
| PCIe식 설정·I/O | 기존 장치와 호환 | |
| 가속기가 호스트 메모리를 캐시 | GPU·FPGA ↔ CPU | |
| CPU가 장치 메모리를 로드/스토어 | CXL DRAM 모듈 |
장치 유형은 프로토콜 조합입니다. Type 1은 io+cache — 스마트 NIC·일부 FPGA입니다. Type 2는 세 프로토콜을 다 켜 자체 메모리를 가진 가속기입니다. Type 3는 io+mem — 용량을 붙이는 메모리 상자입니다.
| 유형 | 프로토콜 | 자리 |
|---|---|---|
| Type 1 | io + cache | 스마트 NIC, 캐시형 FPGA |
| Type 2 | io + cache + mem | GPU·ML 가속기 |
| Type 3 | io + mem | CXL DRAM 확장 |
풀로 빌리고, 독점선과 가른다
은 서버마다 고정 DRAM을 채우지 않고, 패브릭 위 Type 3 풀에서 필요할 때 잘라 씁니다. 작업이 끝나면 반환합니다. 유휴 용량이 이웃 랙의 피크를 받칩니다. 클라우드 표현이 Memory-as-a-Service입니다. HBM이 카드 안 대역을 열고, CXL이 랙 안 용량을 엽니다. 인터리빙은 그 용량을 채널로 펼치고, AI 센터는 전력과 배치를 받습니다.
| 비교축 | CXL | NVLink | PCIe |
|---|---|---|---|
| 일관성 | 호스트↔장치 | GPU 사이 | 없음 |
| 개방 | 컨소시엄 | 특정 벤더 | 개방 |
| 풀링 | 있음 | 없음 | 없음 |
| 자리 | 이기종·확장 메모리 | GPU 클러스터 | 범용 I/O |
는 GPU 사이 대역이 두껍고, CXL은 이기종과 메모리 상자를 같은 일관성 칸에 올립니다. PCIe 5.0/6.0이 물리층을 빌려 주므로, 기존 슬롯 생태계를 버리지 않습니다. 답안은 정의, 세 프로토콜, 세 유형, 풀링, PCIe와의 한 줄을 한 장에 닫습니다.